CPLD(복합 프로그래밍 가능 논리 장치): 설명

에 의해

게시됨

CPLD(Complex Programmable Logic Device)는 프로그래머블 인터커넥트 매트릭스 유닛을 중심으로 구성되며, 그 중 LMC 로직 구조가 더 복잡하고 복잡한 I/O 유닛 인터커넥트 구조를 가지고 있다. 특정 기능을 완료하기 위한 필요에 따라 사용자가 특수 회로 구조를 생성할 수 있습니다. 각 논리 블록을 상호 연결하기 위해 CPLD 내부에서 고정 길이 금속 라인이 사용되기 때문에 설계된 논리 회로는 시간 예측 가능성을 가지며 분할된 상호 연결 구조의 불완전한 타이밍 예측의 단점을 방지합니다. 1990년대에 이르러 CPLD는 전기적 삭제 특성뿐만 아니라 에지 스캐닝 및 온라인 프로그래밍 기능과 같은 고급 기능을 갖춘 더욱 빠르게 발전했습니다. Xilinx의 CPLD와 Altera의 CPLD가 더 일반적으로 사용됩니다.

CPLD 개발 연혁

1970년대에는 최초의 프로그래밍 가능 논리 장치인 PLD가 탄생했습니다. 출력 구조는 하드웨어 구조 설계가 소프트웨어로 완료될 수 있기 때문에 프로그래밍 가능한 논리 매크로 장치입니다(집을 지은 후 로컬 실내 구조를 수동으로 설계하는 것과 동일). 따라서 설계는 순수 하드웨어 디지털 회로보다 더 유연하지만 지나치게 간단한 구조로 인해 더 작은 회로만 구현할 수도 있습니다. PLD가 작은 규모의 회로만 설계할 수 있다는 단점을 보완하기 위해 1980년대 중반에는 복합 프로그래밍 가능 논리소자인 CPLD가 출시되었습니다. 현재 응용 분야는 네트워크, 계측, 자동차 전자 장치, CNC 공작 기계, 항공 우주 측정, 제어 장비 등으로 확장되었습니다.

CPLD 기본 구조

CPLD는 Complex Programable Logic Device의 약자이고, FPGA는 Field Programmable Gate Array의 약자입니다. 둘의 기능은 기본적으로 동일하며 프로그래밍 및 기타 프로세스는 기본적으로 동일하지만(프로그래밍 파일은 다르지만 소프트웨어에 의해 자동으로 생성됨) 칩의 내부 구현 원리와 구조가 약간 다릅니다. .

프로그래밍 가능 논리 장치

기능은 FPGA의 기본 I/O 포트와 동일하지만 CPLD의 적용 범위가 상대적으로 제한적이고 I/O의 성능 및 복잡성이 FPGA와 다르며 지원되는 I/O 표준이 적습니다. 그리고 빈도는 더 낮습니다.

기본 논리 유닛

CPLD의 기본 논리 단위는 매크로 단위입니다. 소위 매크로셀은 일부 AND 또는 어레이와 플립플롭으로 구성됩니다. 여기서 "AND-OR" 어레이는 조합 논리 기능을 완성하고 플립플롭은 순차 논리를 완성하는 데 사용됩니다. CPLD의 기본 논리 유닛과 관련된 또 다른 중요한 개념은 제품 용어입니다. 소위 제품 용어는 매크로 셀의 AND 배열 출력이며 그 숫자는 CPLD 용량을 나타냅니다. 제품 용어 배열은 실제로 "AND-OR" 배열입니다. 각 교차점은 프로그래밍 가능한 퓨즈입니다. 켜져 있으면 "AND" 논리를 구현합니다. 일반적으로 "AND" 배열 다음에는 "OR" 배열이 있는데, 이는 가장 작은 논리식에서 "or" 관계를 완성하는 데 사용됩니다.

라우팅 풀, 라우팅 매트릭스

CPLD의 배선 리소스는 FPGA의 배선 리소스보다 훨씬 간단하며 배선 리소스는 상대적으로 제한됩니다. 일반적으로 중앙 집중식 배선 풀 구조가 사용됩니다. 소위 배선 풀은 본질적으로 스위치 매트릭스이며, 서로 다른 매크로셀의 입력 및 출력 항목 간의 연결은 노드를 묶어 완성할 수 있습니다. CPLD 장치 내의 상호 연결 리소스가 부족하기 때문에 어떤 경우에는 장치를 라우팅할 때 몇 가지 어려움이 발생할 수 있습니다. CPLD의 배선 풀 구조가 고정되어 있으므로 CPLD의 입력 핀에서 출력 핀까지의 지연이 고정되어 있는데 이를 Pin to Pin 지연이라고 하며 Tpd로 표현합니다. Tpd 지연은 CPLD 장치가 달성할 수 있는 가장 높은 주파수를 반영하며 CPLD 장치의 속도 등급을 명확하게 보여줍니다.